7/20 (수) 엔지닉 반도체 빡공 스터디 3일차

 

5차시 DRAM(2)

 

1. DRAM 셀 동작원리 – 전하 공유 및 읽기 동작 정리

 

전기적으로 정리

Tr의 Gate에 전압을 주어 스위치 역할을 하여 전하 공유를 한다.

 

스위치 Off

- Qt(Total Charge) = C_S * (Vcore – Vcp) + C_B * V_BL

 

스위치 On(전하공유)

- Qt = C_S * (V’_BL – Vcp) + C_B * V’_BL

- C_S * (Vcore – Vcp) + C_B * V_BL = C_S * (V’_BL – Vcp) + C_B * V’_BL (전하 보존의 법칙)

=> V’_BL = (C_S * Vcore + C_B * V_BL) / (C_S + C_B) (Charge Sharing에 의해 만들어짐)

 

스위치 On(BL’와 비교)

- ΔV_BL = V’_BL(V_BL이 Charge Sharing에 의해 바뀐 전압) – V_BL(/BL에 걸린 전압)

= (C_S * Vcore + C_B * V_BL – C_S * V_BL - C_B * V_BL) / (C_S + C_B)

= (C_S * (Vcore – V_BL)) / (C_S + C_B)

=> ΔV_BL = (Vcore – V_BL) / (1 + (C_B/C_S)

 

ΔV_BL 증가 -> 안정적인 동작 -> C_B/C_S Ratio 감소하면 좋다 => C_B 증가 / C_S 감소

 

읽기 동작 정리

Pre-Charge -> WL=1 -> 전하공유(Charge Sharing)을 통해 ΔV_BL이 생성됨 -> ΔV_BL을 S/A가 감지 후 증폭 -> High/Low로 벌어짐 -> 외부로 나가는 통로인 CSL을 ON(OFF) -> WL=0 -> Pre-Charge

 

 

2. DRAM 셀 동적원리 – 리프레시 (Refresh)

 

Cell 누설전류(Leakage current) 문제

C_S를 키워도 SN(Storage Node)에 있던 전하가 시간이 지남에 따라 누설전류(Leakage Current)발생

 

1) Junction Leakage 성분 (PN접합에 의해 생김)

- PN junction leak (순수한 PN junction Leakage)

- GIDL(Gate Induced Drain Leakage) (Gate의 전압에 의해 Drain에서 Sub로 누설전류(Leakage Current)가 흐르는 성분

 

2) Sub-threshold(off) Leakage 성분 (Tr의 Short Channel Effect)

 

3) Cell Tr. Gox leak (Gate Oxide 쪽으로 전류가 새는 성분)

 

4) Cell capacitor dielectric leak (SN과 Plate 사이에 유전물을 통한 누설 전류)

 

5) Cell to Cell Isolation leak (Cell이 가까워짐에 따라 Cell끼리 작용하는 누설 전류)

 

 

Refresh 동작

 

- 누설 전류로 인한 SN 전압(V_SN) 감소 -> 최소 전압 수준(t_RET 이하로 떨어지면 S/A가 High인지 Low인지 구분을 못함)이 오기 전에 주기적인 ‘다시쓰기’ 필요 => Refresh

이때 최소 전압 수준까지의 시간을 t_RET(Retention Time), 다시 Refresh 해주는 시간을 t_REF(Refresh Time)이라 한다. (t_RET > t_REF)

- Refresh 해주는 동작은 기본적으로 Read 동작과 동일 -> Data out 동작 예외 (CSL ‘off’) => Restore only

- 순차적 WL ‘ON’ -> 전하공유 (ΔV_BL) -> S/A동작 -> Pre-charge(대기 상태)

 

 

3. DRAM Cell Capacitance 확보

 

DRAM의 미세화로 인해 2차원 면적은 감소해야만 한다 -> 누설전류와 같은 문제점 발생 -> 3차원으로 면적을 줄이고 층수를 올려 문제점 해결

 

ΔV_BL = (Vcore – V_BL) / (1 + (C_B/C_S) => C_B 증가 / C_S 감소 하는 것이 좋다.

 

C_S = ε0εr * A/d (εr 증가, A 증가, d 감소 하는 것이 좋다.)

 

*εr : 유전상수(k Value) 크면 좋다.

- 유전상수가 작으면 EBG(Energy Band Gate)가 커진다.(누설전류가 흐를 확률이 낮아진다,)

- 유전상수가 크면 EBG(Energy Band Gate)가 작아진다.(누설전류가 흐를 확률이 높아진다,)

=> 유전상수와 EBG은 Trade Off이므로 둘 중 하나를 선택해야 한다.

 

- 보통 업계에서 사용하는 유전 물질은 Al2O3, ZrO2, HfO2이다.

- 단일 Layer(ZrO2)를 사용하면 Cap이 커지는데 또한 누설전류도 커지게 된다. -> 단일 Matrial을 사용하면 Cap은 확보 가능하지만 누설전류가 많아 좋지 않다.

- AZA(Al2O3 / ZrO2 / Al2O3), ZAZ(ZrO2 / Al2O3 / ZrO2)로 라미네이트(적층) 할수록 Cap은 낮아지지만 누설전류도 작아진다.

- ZAZAZ(ZrO2 / Al2O3 / ZrO2 / Al2O3 / ZrO2)는 누설전류도 제일 낮지만 Cap이 매우매우 낮아 보통 ZAZ를 사용한다.

 

*A : 면적으로 높으면 좋다.

- 초기에는 면적을 위로 올리고 구불구불하게 하여 높혔는데 높익 너무 올라가니 구조들이 불안해지고 제작이 어려워졌다.

- 실린더 셀(~20nm) -> 필라 셀(<20nm)로 얇고 높은 만들기 쉬운 가장 간단한 모델로 만들게 되었다.

- 얇아지면서 Storage Node(SN)끼리 들러붙고(Bridge) 넘어지고(Leaning, Collapse) 이런 기계적인 문제 발생 => SiN(실리콘 질화막)을 가지고 들러붙지 않고, 넘어지지 않게 Mesh구조로 만들었다.

 

*d : 유전체의 두께로 낮을수록 좋다.

두께가 낮을수록 좋지만 누설전류가 발생하여 d를 줄이는 것은 어렵다.

 

정리

=> DRAM이 미세화됨에 따라 실린더 구조는 사용할 수 없어 가장 간단한 구조인 필라 셀 기둥을 세웠고 유전상수를 키우기 위해 ZAZ를 사용하였으며 구조적으로 보완하기 위해 Mesh 소재를 사용하여 C_S를 확보했다.

 

 

 

6차시 NAND Flash(1)

 

1. 낸드 플레시 셀 구조 – 부유 게이트

 

SRAM : P-MOS

DRAM, NAND : N-MOS (전자를 Carrier로 사용하기 때문에 모빌리티(이동도)(u, mobility)가 빠르다.

 

1) 제어 게이트(CG, Control Gate) : 셀을 선택하는 워드라인(WL) (x Address를 지정하는 WL)

 

2) 부유 게이트(FG, Floating Gate) : 전자를 집어넣거나 빼내어 데이터(전자)를 저장(n+ 다결정 실리콘) -> 비휘발성(Non – Volatile) (유전체(Dielectric)로 둘러 쌓여 있어 안에 들어있는 전자들이 충분한 에너지를 받기 전까지 유전체(Dielectric)을 빠져 나올 수가 없어 시간이 지나도 전자들이 있다)

 

3) 층간 절연막(IPD, Inter Poly Dielectric) : FG 내 전자들이 제어 게이트로 이탈하는 것을 방지한다.

 

4) 터널 산화막(Tox, Tunnel Oxide 실리콘 산화막(SiO2))

 

- 고전계에서 전자가 통과되는 산화막 @쓰기동작 (Vg에다 높은 전압을 걸어주게 되면 전자가 Sub에서 터널 산화막(Tox)를 뚫고 Floating Gate로 전자가 들어가거나 아니면 전자가 Floating Gate에서 터널 산화막(Tox)를 뚫고 Sub로 빠져 나오는 통로 역할) / 저전계에서는 전자의 기판으로의 이탈 방지 @ 읽기동작 (그냥 Tr로 사용할 때는 전자기판으로 Floating Gate에 있던 전자가 Sub로 빠져 나오거나 Sub에 있던 전자가 Floating Gate로 들어갈 수 없게 하는 절연체)

 

 

2. 낸드 플래시 셀 구조 – Cell Array

 

NAND

 

1) Schematic Layout Cross Section

- 직렬로 연결되어 있어 Size가 작다.

 

2) Cell Size

- ~4F^2 (이때 F는 Minimum Picture Size로 Photo 공정에서 형성할 수 있는 가장 작은 패턴의 Size이다)

 

3) Cost per bit

- Low(high density) (집적도 큼)

 

4) Application

- Data storage (USB, SSD)

 

5) Access

- Sequential (직렬로 연결되어 있어 순차적(Sequential)읽기이다.)

 

6) Random Read

- Slow

 

7) PGM/Erase

- Fast

 

 

NOR

 

1) Schematic Layout Cross Section

- 병렬로 연결되어 있어 Contact를 2개(BL과 Source Line(GND))가 Direct로 연결되어 있어 Size가 크다.

 

2) Cell Size

- ~10F^2 (면적이 크다.)

 

3) Cost per bit

- High (low density) (집적도 작음)

 

4) Application

- Code Execution (BIOS ROM : CPU안에 있는 BIOS ROM과 같이 코드 실행하는데 사용된다.)

 

5) Access

- Random (X와 Y Address만 지정하면 빠르게 Access가 가능하다.)

 

6) Random Read

- Fast

 

7) PGM/Erase

- Slow

 

 

NAND Cell Array

 

1) Page (가로)

- 동일 WL에 연결된 Cell의 집합

- 읽기 및 프로그램 최소 단위

 

2) String (세로)

- DSL(Drain Select Line)과 SSD(Source Select Line) 사이 직렬 연결된 Cell

- 읽기 / 쓰기 시 Data 입출려 Path

 

3) Block (덩어리)

- Page size * Page 수 => Block의 Size

- 소거(Erase) 최소 단위

 

 

3. 낸드 플래시 셀 구조 – 프로그램/소거/읽기

 

쓰기

 

1) PGM(Program)

- FG에 전자를 집어 넣는 동작

- Source, Drain, Substrate는 0V로 만들어 놓고 Gate에 18V이상의 높은 전압을 인가 -> Tox를 통해 Sub에 있던 electron들이 FN(Flowler Nordheim) Tunneling을 통해 FG로 올라오게 된다.

- Off-Cell(Soild-0)

 

2) Erase(소거)

- FG에 전자를 빼내는 동작

- 반대로 Sub에 20V이상의 높은 전압을 인가하고 Gate에는 0V의 전압을 인가 -> Sub의 EB(Energy Band)가 내려오게 되어 FG의 전자가 Sub로 빠져나가 FG의 전자가 비게 된다.

- On-Cell(Soild-1)

 

읽기

 

- Field Effect로 인해 Gate에 +전하가 3개 생기면 Sub에도 –전하가 3개 생기게 된다.

- ERS에서 Cell 읽기 : CG(Control Gate)에 3V를 가해 +전하 3개가 생기면 Sub에 –전하 3개가 생겨 Channel이 Sub에 생성된다. -> Drain에서 Source로 전류가 흐르게 된다. => On-Cell

- PGM에서 Cell 읽기 : 이미 FG에 –전하가 2개가 있으므로 Sub에 –전하가 1개 유도된다(Channel이 안생긴다.) -> Vth=3V이므로 5V이상 되어야 Channel이 생기게 된다. => Off-Cell

 

 

4. 낸드 플래시 종류(SLC, MLC, TLC) - 정의 및 특성

 

- 데이터를 저장하는 최소 단위인 Cell에 데이터 저장하고 bit수에 따라 분류한다.

- SLC – 1bit/Cell, MLC – 2bit/Cell, TLC – 3bit/Cell => 고 용량이 구현 가능하다.

- Floating Gate에 PGM한 전하량(전하의 개수)로 Vt Control -> Physical cell 수는 동일 (몇개의 전하가 들어있는지로 각 상태를 구분 가능하다 -> 각 상태의 FG에 들어가 있는 전자의 개수를 Control해서 MLC, TLC를 구현하여 고용량이 가능하다)

 

Ex) 101010 데이터 저장

 

1) SLC

- 1개의 Cell에 1개의 Data만 저장 => 6개의 Cell이 필요하다.

 

2) MLC

- 1개의 Cell에 2bit를 쓸 수 있다. -> 물리적으로 같은 개수의 Cell을 만들어 놓으면 2배의 정보를 저장할 수 있다 => 3개의 Cell이 필요하다.

 

3) TLC

- 1개의 Cell에 3bit를 쓸 수 있다. -> 2개의 Cell이 필요하다

=> 따라서 같은 Cell의 Density일 때 SLC보다 TLC가 정보를 3배 더 담을 수 있다.(High Density)

 

 

SLC MLC TLC

---------------------고 용량 / 저 비용---------------------->

 

<-------------------고 성능 / 고 신뢰성----------------------

 

 

5. 낸드 플래시 종류(SLC, MLC, TCL) - 동작 원리

 

- PGM/Read 회수 : SLC 1회 / MLC 3단계 / TLC 7단계 -> Read/Write time 증가

- SLC -> TLC => Narrow PGM Vth 분포 제어 및 tight한 reliability control 필요

- 미세화 및 MLC, TLC화에 따른 PGM/ERS 횟수 증가로 신뢰성 특징 저하

 

Read 동작(Vt를 읽는 것)

 

1) SLC

- ERS와 PGM 두가지를 1번만 읽어주면 된다. (Read 1번)

 

2) MLC

- PGM이 3가지가 있어 ERS까지 4가지의 Cell을 읽어줘야 한다. (Read 3번)

 

3) TLC

- PGM이 7가지가 있어 ERS까지 8가지의 Cell을 읽어줘야 한다. (Read 8번)

 

=> 따라서 SLC보다 MLC, TCL로 가면서 속도가 점점 느려진다.

 

 

Write 동작

 

1) SLC

 

- P/E Cycle : ~100K

 

- Read Time : ~25usec

 

- Write Time : ~300us

 

- Erase Time : 1.5 ~ 2ms

 

2) MLC

 

- P/E Cycle : 10~30K

 

- Read Time : ~50usec

 

- Write Time : 600 ~ 900us

 

- Erase Time : ~3ms

 

3) TLC

 

- P/E Cycle : ~1K

 

- Read Time : 75usec

 

- Write Time : ~1.4ms

 

- Erase Time : ~4.5ms

 

=> SLC에서 TLC로 가면서 고 용량 / 저 비용이지만 반대로 성능이나 신뢰성이 떨어진다. 왜냐하면 SLC는 1번의 ERS/PGM을 나누는데 TLC는 아래의 예시와 같이 7번 ~ 14번 혹은 그 이상의 튜닝 과정을 거쳐야 Vth의 분포가 좋은 TLC NAND Flash를 만들 수 있다.

 

Ex) TLC

- Write 동작도 마찬가지로 처음에 PGM/ERS 둘로만 구분하게 된다.

- Coarse PGM : TLC는 Total 8가지의 상태로 나눠지는 것

- Fine PGM : 분포를 줄이는 과정

=> 여러번의 PGM을 거쳐야 하기 때문에 Write 동작도 느려진다.