7/21 (목) 엔지닉 반도체 빡공 스터디 4일차

 

7차시 NAND Flash(2)

 

1. 부유 게이트(FG, Floating Gate) VS 전하 포획형 Cell(CTF, Charge Trap Flash) 비교

 

1) Floating Gate 형 Cell

 

Structure

- 제어 게이트(CG, Control Gate)

- IPD(Inter Poly Dielectric)

- FG(Floating Gate)

- Tox(Tunnel Oxide)

 

Charge Storage

- Floating Gate(Poly-Si) -> 전도체

- Thick (Gate Coupling Ratio(Cr)을 증가시키기 위해)

- FN tunneling (Flower Node Tunneling)

 

Charge 저장

- Poly-Si의 Ec에 Free electon형태로 저장되어 있다.

 

PGM Vt 산포 (PGM할 때 Gate에 인가하는 전압)

- Charge가 많이 움직여 산포가 크다 (FG, Floating Gate간 Coupling에 의한 간섭효과) -> 여러개의 Cell이 간섭되어 간섭효과가 증가한다.

 

Endurance(신뢰성, 내구도)

- Worse (Tox가 크다 -> Trap 확률 낮다) 두께가 두꺼운 만큼 electron을 Trap할 확률이 크다.

 

 

2) Charge Trap 형 Cell

 

Structure

- 제어 게이트(CG, Control Gate)

- Box(Blocking Oxide)

- Charge Trap SiN

- Tox(Tunnel Oxide)

 

Charge Storage

- Charge Trap Layer (SiN) -> 부도체

- Thin 얇아도 된다

- FN tunneling (Flower Node Tunneling)

 

Charge 저장

- SiN의 Band Gap 내 trap site에 Trap electron을 포획한다.

 

PGM Vt 산포 (PGM할 때 Gate에 인가하는 전압)

- Insulator에 들어있는 Cell들을 포획하여 간섭효과가 적어 작다. (Insulator Storage)

 

Endurance(신뢰성, 내구도)

- Better (Tox가 작다 -> Trap 확률 낮다) 두께가 얇아 electron이 잘 빠져나간다. -> 여러번 사용했을 때 내구성(Endurance)가 더 좋다.

 

=> 따라서 여러 가지 강점으로 인해 CTF를 사용한다.

 

 

2. 3D NAND의 출현 – 2D NAND의 Scaling(미세화) 한계

 

1) Lithography 기술의 한계

- Photo 공정의 Multi-patterning 한계 -> EUV를 사용하게 되어 단가 상승

- 제조 원가 상승 -> 낮은 제품 가격이 불가능해짐

 

2) FG 형 Cell의 Storage의 전자 개수 감소

- total electron & critical electron 감소 (전하의 개수가 critical electron 이하로 떨어지게 되면 High/Low 구분을 못하게 됨 -> critical electron의 수가 줄어들음 -> 몇 개만 빠져나가도 High/Low 구분이 안되어 사용하기 힘들어짐

 

3) Cell 간 간섭으로 인한 불량 발생

- Cell 간 간격이 가까워짐 -> 이웃 Cell의 Gate간 coupling capacitance 증가 -> 프로그램 Vth shift 및 Vth 분포 증가 -> Read/Write 장기 신뢰성과 특성 저하

 

 

3. 3D NAND의 출현 – 2D VS 3D NAND 비교

 

2D NAND

 

- 평면구조 : Channel이 2차원적으로 펼쳐져 있고 그 위에 Tox 전하 포획 물질인 Charge Trap Nitride, 그 사이에 Blocking Oxide(Box)가 있고 마지막으로 제어게이트 (CG)로 구성되어있다.

 

- 미세화 됨에 따라 Photo 공정이 어려워졌다.

 

3D NAND

 

- 대부분의 업체에서 2D -> 3D로 오면서 FG보다 CTF Cell을 채택했다.

 

- 층간 간격 -> 2D에서의 패턴 간 간격 (2차원에서 3차원으로 돌리면서 층간 간격을 쉽게 바꿀 수 있다. -> Space 뿐만 아니라 Cell 자체의 Length도 줄일 수 있다.

 

- 각 층의 박막 두께 조절로 층간 간격 완화 (박막 증착 공정을 하면 Cell 자체의 두께를 Control을 할 수 있다. -> 층간 간격 완화 & Cell Size 조절이 가능하다.

 

- 미세화 됨에 따라 단점

1. 포토 공정의 부담 경감

2. 간섭 현상 감소 (Cell과 Cell간의 간격이 줄어듦 -> Cell의 오동작 및 신뢰성 문제)

3. 전자 수 제약 완화 (Cell 자체의 면적도 줄어듦 -> 전압 포획 물질(CTF)에 전자를 저장할 면적이 감소한다 -> 저장할 수 있는 전자수가 줄어든다 -> 안정적이지 않게 된다.

 

- 3차원의 원통형(GAA Gate All Around) 구조 -> 면적 증가 및 특성 개선 (Gate가 Channel을 감싸고 있어 Gate에 Control 능력이 증가(누설전류 제어))

 

- 층 수 증가 -> 메모리 셀의 집적도 향상 (2차원 Cell에서는 집적도 향상을 위해 면적을 증가시키지만 3차원에서는 층수를 올려 집적화 가능)

 

 

문제점

 

- 평면상의 단위 셀 내 모든 Layer 포함 -> 수평방향 미세화 어려움 (위에서 봤을 때 Cell의 두께를 쉽게 줄일 수 없기 때문에)

 

- 다결정 Si 채널 -> 이동도 저하 -> 전류 감소 (2차원 구조에서는 Channel이 Si wafer(Single Crystal)을 사용하지만 3차원 구조에서는 다결정 Si(Poly-Si)를 사용 -> 단결정 Si에 비해 Carrier(electron)의 이동이 저하된다.)

- 고난도 다층 박막 증착(층수를 높게 쌓는 것), 고종횡비(High Aspect Ratio) 식각 및 Gap-Fil(박막)l 공정

 

 

4. 메모리 소자 – SRAM/DRAM/NAND 비교/정리

 

1) SRAM

 

구조

- CMOS Invertor를 서로 Cross Couple

- Invertor에 Tr 각각 2개씩 총 4개, Access Tr 2개 -> 6개의 Tr로 구동

- nMOS Tr(Access Tr)이 스위치 역할(Gate가 On/Off)을 해줌

 

휘발성 여부

- Vdd, Vss가 걸려있는 동안 Data 저장하지만 전원공급이 안되면 날아감 => 휘발성

 

데이터 저장

- 인버터 래치 (Invertor Latch)

 

응용

- 캐시 메모리 (CPU가 가장 많이 사용하는 메모리, 최근에 CPU에 내장(Embedded)되어있는 메모리)

 

셀 구조/크기

- 6T/크다 (6개의 Tr로 구성되어있어 면적을 많이 차지한다.)

 

내구성

- 좋음 (Tr로만 동작하여 내구성이 좋다)

 

용량/가격

- 작음(Kilo, Mega)/높음 (면적을 많이 차지해서 많은 개수를 넣지 못함)

 

속도

- 매우 빠름 (Cap과 같이 전하를 충/방전하는 과정이 없어 Tr의 On/Off에 대해서만 메모리 안에 데이터가 저장되어 속도는 매우 빠르다.)

 

 

3) NAND

 

구조

- Floating Gate 혹은 Charge Trap Nitride

 

휘발성 여부

- 비휘발성(Floating Gate 혹은 Charge Trap Nitride에 전자가 계속 남아있기 때문이다)

 

데이터 저장

- Floating Gate 혹은 Charge Trap Nitride

 

응용

- 스토리지(USB, SSD)

 

셀 구조/크기

- 1T/작다 (1개의 Tr로 구성되어있어 면적이 작다.)

 

내구성

- 나쁨 (전자가 FG와 Si을 왔다갔다 하면서 Tunnel Oxide를 뚫고 가기 때문에 여러번 반복되면 내구성(Endurance)이 떨어진다.)

 

용량/가격

- 큼(Tera)/매우 낮음 (MLC/TLC/QLC와 같이 Data를 많이 쓸수 있음)

 

속도

- 느림 (Serial 구조로 되어있어 모두 통과하여 PRG, ERS, Read를 해야하기 때문에 속도가 느리다)

 

 

 

8차시 포토 공정(1)

 

1. 포토 공정 정의

 

설계자가 설계한 반도체 회로 정보(MOSFET이나 저항 등의 소자들을 조합하여 Layout시킨 정보)를 담고 있는 마스크 상의 패턴을 웨이퍼 상에 도포되어 있는 포토 레지스트(PR, Photo Resist)에 전사(Patterning, Define)시키는 공정 -> PR은 후속 식각 및 이온 주입 공정의 차단막(Masking) 역할

*Mask : 회로 정보를 가지고 있는 유리판

*Masking : PR이 존재하는 부분의 차단막

 

PR 도포

웨이퍼 위에 증착된 산화막(SiO2)위에 PR을 도포한 후 석영(Quartz)과 크롬(Cr,Chrome)으로 만든 마스크(유리판)위로 광원을 쏴 전사 시키는 공정

 

노광

광원을 Condensing Lens(광원을 집약해주는 Lens) 다음에 마스크를 놓고 Projection Lens(대물렌즈)로 쏴서 웨이퍼 위에 노광 시키는 공정

 

 

PR의 종류

음성 PR : 빛을 받은 부분이 남고 빛을 받지 않은 부분은 제거된다.

빛을 받으면 Chain에 가교(Cross-Linking)가 잘 생겨서 빛을 받은 부분이 남게 된다.

 

양성 PR : 빛을 받은 부부이 제거되고 빛을 받지 않은 부분은 남는다.

빛을 받게 되면 Polymer Chain이 끊겨 현상액이 들어가면 녹아버린다.

 

포토 공정은 크게 현상 -> 식각 -> PR제거 방식으로 나뉜다

현상(Develop) : PR이 빛에 감응된 부분을 제거

식각(Etching) : PR이 막고 있는 부분을 제외한 나머지 SiO2층을 제거

PR제거 : 마지막으로 PR제거단계

=> 궁극적으로 PR은 중간단계의 Masking 역할만 함. SiO2를 가지고 회로 정보를 Wafer에 전사함

 

 

2. 포토 마스크

 

1) 정의 : 반도체 회로 정보를 담고있는 정밀한 원판으로 석영(Quartz) 기판 위에 증착된 차광막(Cr,Chrome)에 전기적 회로를 형상화 한 판. (층(Layer) 별, 수십 장)

ex) DRAM LP DDR4를 만든다 했을 때, 굉장히 많은 Layer(층)별 수십 장을 사용한다.

 

2) 포토 마스크 제작 방법 ≒ Wafer의 Photo공정과 거의 비슷하다.

- 원재료 (블랭크 마스크, Blank Mask) : 석영(Quarts), 크롬(Cr) - 열팽창 계수 감소, 투과율 증가, 기계 · 화학적 내구성

- 제작 공정은 웨이퍼 포토, 식각 공정과 유사 -> 마스크 대신 전자빔으로 그림(writing)

블랭크 마스크 위에 감광액(PR)을 도포하고 전자빔 노광을 하고 현상한다. 그 후 크롬을 식각하고 PR을 제거한다(과정 중에 Particle이라든지 불량이 만들어 질수 있음). 후에 측정/검사 및 수정을 하고 이물질 등을 보호하는 펠리클(Pellicle)을 부착한다.

- 펠리클 (Pellicle) : 마스크 보호(오염 등) 및 파티클(Particle)에 의한 패터닝 불량 방지 목적

 

3. 포토 세부 공정

 

1) 표면처리(HMDS(Hexa-Methyl Di-Silazane) 처리)

- Wafer 표면은 친수성인데 그것을 소수성으로 바꿔줘야 한다.(PR이 소수성이라 친수성+소수성은 접착력이 안좋다.)

- 웨이퍼 표면을 소수성으로 변경 (~150℃) (HMDS를 증기로 만들어 도포)

- 웨이퍼 표면과 PR간의 접착력 증가

 

2) 포토 레지스트 도포(PR, Photo Resist)

- PR -> 고분자수지(Resin)+감광제(Sensitizer)+용제(Solvent)(점도조절 물질) -> 소수성

- PR을 회전 도포기의 노즐로 웨이퍼에 분사

- 웨이퍼 고속 회전 -> 원심력으로 인해 균일하게 도포

- PR 도포 두께 조절 -> 회전속도, 점도(용제가 들어있는 정도)

- 회전도포 시 대부분(70~80%)의 용제는 휘발됨 => 뒤에 나오는 노광 장비(Lens, Mask)를 오염시키는 원인 -> 용제는 Wafer를 도포시키는 목적 이외에 없어져야 해서 Baking으로 날림

3) 소프트 베이크(Soft Bake)

- 오븐 또는 가열판 (Hot Chuck) (90~110℃)

- PR 내 잔류 용매 제거(97%이상 제거)

- 노광 장비(렌즈) 및 마스크 오염 방지

 

4) 정렬(Align) 및 노광(Exposure)

- 정렬(Align) -> 이전 형성된 층과의 위치 정합성을 맞춤

- 노광(Exposure) -> 마스크에 빛을 조사하여 PR의 화학적 반응 유도

 

5) 노광 후 베이크(PEB, Post Exposure Bake) (때에 따라 공정에 사용될 수도 사용되지 않을 수도 있음)

- PR의 화학 작용 촉진 (100℃~120℃)

-> 음성 PR의 가교 형성(Cross-linking)(음성 PR의 경우 빛을 빛춰주는 것만으로 가교 형성에 부족하기 때문에 UV용은 PEB 작업을 해줘야 한다.) -> UV용 PR에 사용

-> 정재파 현상에 의한 PR 측벽 물결 모양 완화 -> 수직화

-> 화학 증폭형 PR의 산(acid) 발생 촉진(DUV, Deep Ultraviolet부터 KRF/ARF와 같은 노광원을 쓸 경우 산(acid)이 발생하게 된다. -> Baking하여 날려준다.) -> 여기서는 필수적으로 필요함

 

6) 현상(Develop)

- 현상액 분사(스프레이/퍼들 방식) -> 선택적으로 PR을 제거

- 양성PR

-> 현상액 : 알칼리 용액(KOH, TMAH(Tetra-Methyl-Ammnium-Hydroxide) 등)

-> 제거 : 노광부

-> 미세화 : 유리하다

- 음성PR

-> 현상액 : 유기용제(Xylene 등) (유독성)

-> 제거 : 비 노광부

-> 미세화 : 불리하다 (팽윤현상 : Swelling 부풀어 오른다 => Control하기 어렵다)

 

7) 하드 베이크(Hard Bake)

- PR 내 잔류 용매, 현상액 제거

- 후속 공정(Etch, Ion Implantation)을 위해 PR을 더욱 견고히 하기 위함

- 100 ~ 120℃

 

8) 현상 후 검사 (Develop Inspection)

- ***CD(Critical Dimension) : 그 Layer(층)에서 가장 작은 Size를 갖는 Pattern Size(Line, Space, Hole 모두 될 수 있다.)

- 정렬 오차(Overlay) : 정렬(Align)을 잘못해 이전 Pattern에 대비해 PR이 Shift된 상태를 보는 검사

- 패턴 및 이물질 검사 : 패턴간의 브릿지가 생겼거나 패턴이 끊기는 등 패턴 불량 검사

=> 재작업(Rework) 여부 결정